實作

module top;wire a,b;reg c;System_clock #100 clock1(a);System_clock #50 clock2(b);always#1 c=a&b;endmodulemodule System_clock(clk);parameter PERIOD=100;output clk;reg clk;initialclk=0;alwaysbegin#(PERIOD/2)clk=~clk;#(PERIOD/2)clk=~clk;endalways@(posedge clk)if ($time>1000)#(PERIOD-1)$stop;endmodule

這次實作雖然只是把程式碼打上去但是也可以訓練打程式的細膩度期待下一次的實作